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正文摘录:

刘学智等：基于I)SP和FPGA的电视观瞄系统设计还有12个锁相环(PLI，)。FP(；A控制单元是在Qtla!_tusⅡ5.0环境下开发的，消像旋处理是软件设计的关键。数字视频由红外热像仪输出，格式为差分输出。包括如下信号：VCI，K(14.5MI_tz)，VI。E(行有效)、VFE(场有效)、VE()F(奇偶场标志)、VSYN(复合同步)、VD[7..O](8b数据)。该数字视频经过消像旋处理后仍按原格式输出。图像分辨率为768×576象素／帧。由于旋转后图像象素点坐标不再是整数，故旋转后必须对象素点灰度进行插值运算。但是如果采用高阶数的插值运算，其运算过程复杂，运算量也大。通过对系统显示要求和方位解算器精度的综合估算，本系统进行了8倍硬件插值，在象素的水平方向进行2倍插值，垂直方向上进行4倍插值。为了保证插值和图像显示的连续，本系统利用8片IS61I，V12048(1024k×8b的高速SRAM)芯片作场存贮器(even和odd)以乒乓的方式交替地存贮经过旋转处理后的数字图像数据。用于奇(偶)场操作的4片SRAM的20位地址线和写(wE)、读(()E)是一样的，只有各自的8位数据线和片选是独立的。在一行象素全部传送到以后，和上一行象素的插值工作还有行内插值就实时的完成了。FPGA的基准时钟为来自【)St’输出的32MHz时钟，经过片内强大的数字时钟网络(PI。I。)，可以得到系统所需要的多种时钟。图文?昆合主要是控制观瞄系统显示屏的显示内容与相应的位置。利用Ⅱ~2S30F484的内部RAM配置了许多独立的小RAM块，r=)SP根据不同的控制命令向这些RAM块写入不同的显示内容。FPGA再根据显示位置的分布.以计数的方式在屏幕上控制显示内容输出，达到图文混合。由于stratixⅡ器件使用的是SRAM单元存储配置数据，而SRAM存储器在掉电后数据会丢失.因此，每次stratixⅡ器件上电时，必须下载一次配置数据。选择正确、合适的配置方案是利用FPGA进行设计的一个重要环节。Altera公司的FPGA共有多种配置方案，其中，FPP，AS，PS，PPA和JTAG配置方案适用于StratixⅡ系列FP—GA。采用了一种Advancedconfigur‘ationCombine的配置方案。因为在系统研发阶段，考虑到要频繁地向FPGA写入设计文件，和EP2S30F484直接相连的标准JTAG必不可少，ByteMasterMV下载线一端接PC的并口。另一端与板上引出的JTAG底座连接。存储配置数据并完成自动配置的是EPcsl6，他是A1tera专为stratixⅡ设计的增强型配置器件。当没计完成后，利用ByteMasterMV下载线直接将QuartUSⅡI输出的配置信息直接写入增强型配置器件中，以后在独立工作状态下，系统一上电启动，就开始了AS(FAST)方式的自动配置。使用JTAG配置电路时，主要用到4个必须的管脚：TDI，TDO，TMS和TCK及一个可选的管脚：TRST。在电路板上，要根据JTAG标准的要求，引出2×5的JTAG底座。要注意的是，TMS和TDI管脚必须接1k12的上拉电阻。在QuartusⅡ5.0环境下，有一个非常实用的工具——软逻辑分析仪，利用他进行逻辑分析。他通过标准JTAG的方式就提供给用户可视化的在线分析能力。只要把B)rteMasterMV电缆联接在EP2S30F484的JTAG头上，添加逻辑分析文件，在里面定义好要观察的信号，触发信号、方式、时钟、采样深度等参数，编译完成后从JTAG下载到FPGA内部，就可以运行，并实时地获得图形化的分析结果。3.2.2I)SP设计AI)SP2183是Analog【)eviceInc(美国模拟器件公司)的高速增强定点16位数字信号处理芯片。他的最小指令周期为19ns，即有52MIPS的运算能力，片上内嵌80kB的SRAM.可配置成16k×24位程序区(PM)和16k×16位数据区(DM)、独立的算术逻辑单元(AI.U)、乘法／加法器、桶形移位器和2个独立的地址产生器。作为主控芯片，A【)SP2183的接口主要可分为图像串行传输接口、串行通信接口、TI。16C552A控制接口、字节存储区间接口、I／()空间接口、重叠数据存储区间接口、EZ—IcE控制接口及其他一些I()接口。对I)SP主要就是设计存储器地址空间。A【)SP2183有4个独立的存储空间：数据存储器、程序存储器、字节存储器、I／()存储器。他们都有相应的片选。支持外部访问。其中，字节存储器空间达到4MB，支持从廉价的8位存储器引导和实时存取。如图3所示。图3系统硬件结构Ar)SP2183的所有数据线、地址线、存储器片选、中断控制和部分1／()都连到了EP2S30F484上。[)SP可以像