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正文摘录:

2006年第21朝息第236识别CPCI设备并对其分配系统存储器空间、中断号以及10端口等系统资源，驱动程序提供界面到硬件资源的控制接口函数，应用程序界面调用这些控制接口函数去访问多【)SF’的硬件资源、监控板上的状态信息。应用程序的功能包括：(1)完成[)SF’程序的动态加载以实现不同解调算法的更新；(2)获取I)SP内部存储器的数据来查看解调的中间结果；(3)设置模数转换精度、选择采样时钟、改变实时解调参数来适应信号的不同规格；(4)通过CPCI总线的DMA机制来实现解调各个步骤的数据的实时采集记录，解调数据结果可按用户指定文件长度大小存储在磁盘中，并通过千兆网口与其他主机互连，实现数据共享。I)SP内部控制程序包括I)SP初始化自引导程序和数据通信程序。【)SP初始化自引导程序是以主机口的方式进行的，主机首先编译包括加载核代码的DSP内部程序代码，然后通过I)SP外部口的数据和地址总线将编译好的指令写TigerSt_IARC的Auto[)MA通道(复位后被激活和初始化)，【)SP产生中断执行指令并执行加载核代码，接着后续指令加载到存储器空间，最后执行代码。【)SP数据通信程序包括外部口通信程序和链路口通信程序。外部口通信程序相对简单，【)SP通过外部口的地址数据总线相互访问各自的资源，程序只要由处理器核调用相应的指令即可。程序也可通过DMA控制器控制外部口，在本系统中，DMA数据流控制是由链路口完成的。4.2并行解调处理模块的划分基于多DSP并行实时解调处理高速数字调制信号是解调技术发展的一个方向，由于目前实时信号处理对处理速度的需求在不断增加，仅靠单【)SP系统已经不能适应超大运算量的要求。并行处理特别是多处理机并行才是解决大规模计算问题的一种可行的途径。基于多DSF’并行解调处理技术涉及到关键技术是并行处理任务的分配。并行处理器的任务分配一般遵循每个I)SP的运算应尽可能均衡，当流水线中某一段任务负载量大于其他段时，会形成处理瓶颈而降低系统效率，从而直接影响整个系统的实时处理能力。在系统中，实时解调处理模块具体分解如下：用四片【)SP并行处理，完成信号的实时解调处理，其中一片用于基带AGC匹配滤波处理，一片用于时钟提取／定时同步处理，一片用于载波提取／相位跟踪处理，一片用于IQ路正交均衡处理和比特映射。其处理结构见图4。从算法复杂度和计算量比较来看，时域均衡模块最大，载波相位最大似然估计模块其次，符号定时模块再次，数字下变频模块最小。因此，该系统解调处理流程的设计必须遵循处理数据流逐级递减的原则，即采样级数据流经过数字下变频模块和符号定时模块，降为符号级数据流，这样随后的载波相位最大似然估计模块和时域均衡模块的计算量大为降低，保证了分解后的各个处理模块计算量负载趋于平衡，符合并行处理任务的分配原则。》l施斟勰削徽削热掣荔舞—裔百数—下矗—下嘉5结语数据总线图4多I)SF’处理解调处理模块的分解本文介绍了一种基于AI)SP—T$201的多【)SP并行系统方案。在该多【)SP并行系统的设计中，采用了流式松耦合和共享总线式紧耦合并存的一种并行处理网络结构。实际应用表明，该多I)SF’并行系统应用于软件无线电平台中，基本满足了以开放性、可扩展、结构最简的硬件为通用平台，把尽可能多的通信功能用可升级、可替换的软件来实现的软件无线电平台功能。参考文献r1]AI)SF’一T$201TigerSHARCProcessorHardwareRefei·一enceAnalogDevice，Inc.2004.[2]A【)SF。一T$201TigersHARcProcessorProgl‘ammingRef—erenceAnalog[)evice，Inc.2004.[3]孙靖国，牛文生，邹会荣.基于A【)SP2¨60的并行信号处理技术[JZfl’算机工程，2002，28(9)：241—243.[4]许铭，傅丰林，陈键.基于AI)SP2】160的多处理器并行系统[J].电子元器件应用，2003(5).[5]董杰，吴顺君.一种基于【)SF’的并行信号处理系统的设计[J].现代电子技术，2003，26(8)：4—8.[6]苏涛，蔡建隆，何学辉.r)SF’接口电路设计与编程[M].西安：西安电子科技大学出版社，2003.[7]苏涛，吴顺君，李真芳，等.高性能I)SF’与高速实时信号处理[M].西安：西安电子科技大学出版社，2002.[8]丁玉美，高西全，彭学愚.数字信号处理[M].西安：西安电子科技大学出版社，2002.[9][美]TheodaresRappaport.无线通信原理与应用[M].北京：电子工业出版社，2000.作者简介黄瑞女，1978年出生，助教。主要研究方向为DSP芯片开发及应用。皮兴宇男，1978年出生，博士研究生。主要研究方向为软件无线电与通信信号处理。