如发现有乱码，请点击下面链接浏览原文
正文摘录:

谢微等：基于FPGA的信道编译盟系统逡让图5半整数分频器原理框图3系统信号分析图6为编码程序的仿真波形图，共有5个信号，其中clock，reset，sn是系统的输入信号。clock是全局时钟输入，通过对其进行分频可得到clkdata和clk2data；sn是需要编码的28位码元信号；reset是复位信号。clkdata是sn的时钟，其上升沿触发sn数据一个个放入28位的缓存jindata中，。fulldata是标志信号，这样fulldata信号的高电平宽度等于2.5个clk2脉冲宽度，如果选用fulldata作为一帧开始输出数据的标志，那么就会把一帧中最后的两位数据码元丢失，解决的方法是将qidiandata—fullda—ta＆clk2data作为一帧信号的开始标志，当其为高电平时开始输出70位帧信号。输出信号cd以clk2data上升沿触发，送到I)PSK调制器中。本系统的【)PSK调制解调采用的是数字锁相环技术。图6输入为连“1”信号的编码仿真波形图接收端仿真波形如图7所示，ddata是【)PSK差分解码后的数据信号，zhtbda表示帧同步标志，sn表示取出的帧中的信息码元，图中箭头表示当标志信号markdata为“1”时，开始将解码以后放在缓存ehudata中的码元输出到sn，其输出的触发脉冲是对wtb进行2.5分频后得到的信号qb，这里考虑到延时可能出现的问题，输出信号sn在qb的下降沿触发。图7解码输出的仿真波形图4结语本文主要是依靠FPGA平台来设计数字信号的编译码系统。通过在ISE上软件编程就能够实现纠错编解码、码组交织、均衡加密以及帧同步器设计和时序设计等功能，调试修改方便，相对于采用ASK：芯片设计硬件电路，大大缩小了设计电路的体积。实验测试结果表明，本文设计的系统是一个全数字的、小型化的、低功耗的数字信号处理系统，对于其他同类型的设计开发具有很好的借鉴意义。参考文献[1]任晓东，文博.CPI。D／FPGA高级应用开发指南[M].北京：电子工业出版社，2003.[2]段吉海，黄智伟.基于(：PL.L)／F‘PGA的数字通信系统建模与设计[M].北京：电子工业出版社，2004.[3]王诚，薛小刚，钟信潮.FPGA／Ct’LD设计工具——XilinxISE5.x使用详解[M].j.北京：人民邮电出版社，2003.[4]Mar·kZwolinski.VHDL数字系统设计[M].李仁发，凌纯情，徐成，等译.北京：电子工业出版社2004.[5]韩天石，黄琦志.通信原理与应用[M].北京：国防工业出版社，2005.(上接第41页)其中，蛾是超过相位比较器噪声基底(noisefloor)的相位噪声增量，单位为dB；^。。是频率合成器的输出频率，，r为晶振的参考频率。SP5769中的相位比较器噪声基底为一148dBc·／Hz。如果参考频率为4MHz，而输出频率为13GHz，则”为3250。因此，在回路带宽中的噪声比相位噪声基底高70dB。假设没有其它明显的噪声源，那么13G。Hz的输出信号的相位噪声为一78dBc·／Hz。通过类似的方法将频率从1.6GHz频分成4MHz，也可以降低分频器产生的相位噪声，将其产生的噪声降低了52dB，从一140dBc·／Hz到一192dBc／Hz。这一数值与相位比较器的噪声基底相比可忽略不计。采用同样的办法将晶振噪声在内部分频，也可将其忽略不计。4结语利用高频低噪声的前端分频器与单芯片频率合成器可构建电路简单、成本低廉且性能优异的PLL高频信号源，对于VSAT等现代高频通信设备的小型化、普及化具有广泛意义。参考文献[1]张厥盛.锁相环频率合成器[M].北京：电子工业出版社，1997.[2]zL40813DATASHEET.Zarlink，2005.[3]SP5769DATASI-IEET.Zarlink，2005.作者简介范爱锋男，1977年出生，讲师，中国人民解放军军械工程学院导航制导与控制专业硕士研究生。主要研究方向为雷达装备的检测、维修及状态监测与故障预测。