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正文摘录:

2006年第21期总第236(VIN一)≤0.512V。S1选择输出数据格式：“1”二进制偏移码；“0”二进制补码，其含义如表2所示。表1A1)9481管脚功能描述管脚名称功能描述管脚名称功能描述1CLK+2CLK一3AVDD4AGND5.DRV[)D6DRGND7D7A8D6A9D5A10D4A11D3A12D2A13D1A14DOA15DRGND16DCO一17DCO+18DRVDD19DOB20D1B21D2B22D3B同相时钟输入反相时钟输入3.3V模拟电源模拟地3.3V数字电源数字地A通道数据输出7住A通道数据输出6位A通道数据输出5位A通道数据输出4位A通道数据输出3住A通道数据输出2位A通道数据输出l住A通道数据输出0位数字地数字输出时钟反相端数字输出时钟同相端3.3V数字电源B通道数据输出0住B通道数据输出1位B通道数据输出2位B通道数据输出3位23D4BB通道数据输出4位24D5BB通道数据输出5住25D6BB通道数据输出6位26D7BB通道数据输出7住27【)RGNI)数字地28S1数据格式选择29PDWN休眠方式(高电平有效)30AVDD3.3V模拟电源31AVDD3.3V模拟电源32AGND模拟地33sENsE参考电压模式选择34VREF’参考电压输入／输出35A《3ND模拟地36AVDD模拟电源37AGND模拟地38VIN一模拟信号输入反相端39VIN+模拟信号输入同相端40AGND模拟地41AVDD3.3V模拟电源42S3DC()选择(高电平有效)43DS一数据输出使能反相端44DS+数据输出使能同相端表2数据输出格式3操作时序AD9481操作时序如图3所示。其中CI。K+和cI。K一为差分时钟，最高工作频率250MHz。DS+和Ds一为输出便能，低电平(Ds+＜Ds一)有效，输出同步有效后允许转换结果在数据输出口A和B上输出。因AD9481采用流水线工作方式，当前输出的数据为8个时钟周期以前的采样值。DC()+和DC0一为输出数据同步时钟。因转换结果由两个输出端口输出，故同步时钟的频率为工作时钟的一半。数据处理芯片(如DsP)可利用同步时钟的上升沿和下降沿分别锁存A／D转换器的两个数据输出口的数据。图3中的详细时延要求见参考文献[1]。图3AD9481操作时序4AD9481的应用AD9481的模拟输入为差分缓冲器，为了获得好的动态特性VlN+和VIN一的输入阻抗必须匹配。当采用单端输入时可使用AD8138／AD8139或AD8351作为ADC的驱动器，AD8138作为驱动器的电路连接如图4所示。图4由AD8138作为ADC的驱动器高速A／D转换器的时序控制是整个电路设计的难点和关键所在，可采用高性能的FPGA实现口。。以Altera公司的Cyclom：系列EPlC3为核心的控制电路原理框图如图5所示。图5高速ADc控制原理框图图5中，AD8138作为驱动器将单端输入模拟信号转变为差分信号。AD9481在FGPA的控制下进行高速AD转换，结果存在双端口RAM中，存完一帧后，控制器发出中断请求由DSP将其读入进行处理。(下转第122页)】11