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正文摘录:

邓玉元等：数字电路虫董占窒出坌麴矍塑塞堡Q2为半整数4.5分频输出。半整数分频器的特点是：当2分频器输出Q由O变1或由1变O的外输入时钟(CP)周期里，模N计数器的状态变化了2次，从而使原本需要N个CP才能完成的计数循环减少了0.5个CP，使模N计数器变成了模(N—O.5)计数器，得到半整数输出。等占空比44分频输出图222进制计数器由图3可知，CLKB—CPoQ，当Q一0时，CLKB—CP；当CP一1时，CLKB—CPO1=CP。当5进制计数器的状态从000，001，010，01l到100时，Q。由O变为1使Q一1，从而使cP一西，致使第4个CP脉冲的下降沿使5进制计数器状态由100变为000。也就是说，在第4个脉冲期间5进制计数器的状态变化了2次，从而产生4.5分频电路，即To。一4.5Tf，。而在Q端，丁。一9Trr，且呈现对称输出波形，即在Q端获得了等占空比的9分频输出。图3等占空比44分频器的逻辑连接图图4为图3电路的仿真输出。图4电路仿真结果3用VHDL实现等占空比分频器模N计数器可以用集成计数器构成，但当N比较大时，会感到连接比较麻烦。而采用VHDL硬件描述语言，可实现任意模N计数器，不仅方便，而且质量稳定。以模5计数器为例给出其VHDL描述代码。作者简介邓玉元女，1964年出生，湖南益阳人，副教授。LIBRARYieee；I_JSEieee.stdlogic：1164.aIl；ENTITYcounter5ISPORT(clk，Rd：INSTDLOGIC；q：0UTINTE(3ERRANGEOT04)；ENI)counter5；ARCHITECTUREa0Fcounter5ISSIGNALtemp：INTEGERRANGEOTO4；BE(}INPR()(；ESS(clk，Rd)BE(；INIFRd一’0’THENtemI)＜一O；ELSIF、(clk’EVENTANDclk一’1’)THENiftemp一4thentemp＜一O；ELSEtemFl＜一temp+1；ENI)IF：ENDIF：ENDPR()CESS；q＜一temp；ENDa：图5为上述VHDL描述的模5计数器的仿真输出。}Name=—，蚺竺坠：竺!!!型。竺!竺竺竺里：!竺。坠竺竺竺竺些尘坠竺竺：!竺些引品陛别矗盥娃盛黜‰m酲噩葛墨噩噩噩匿1掣tem-…回臣][!][口臣][工][口臣][!][D工]匠图5模5计数器码仿具输出任意模N计数器与模5计数器的描述结构完全相同，所不同的仅是计数器的状态数。利用模N计数器的VHDL描述代码在可编程逻辑器件中可以产生模N计数电路，之后，用原理图输入方式将模N计数器、异或门、2分频电路连接起来，便可实现半整数(N一0.5)分频器和等占空比输出(2N一1)分频器。4结语本文主要讨论了等占空比分频器的设计。对于偶数分频器，只需将集成计数器合理地级连就可以构成；对于奇数分频器，则需构造一个半整数分频器，才能完成设计。实际上，在等占空比分频器的设计中，可以同时获得非等占空比的分频器。例如，在图2的10分频器中，Q4端可获得占空比为1：4的5分频输出，Q3端可获得占空比为2：3的5分频输出。在使用中可根据实际情况选择输出。参考文献[1]钱聪.电子线路分析与设计[M].西安：陕西人民出版社，2000.[2]侯伯亨，顾新.VHDL语言与数字电路设计[M].西安：西安电子科技大学出版社，1998.主要从事数字电子技术教学工作。