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正文摘录:

郭慧晶等：基于ATPG笪丞缝堡△签笠塑亘测遗壁退让国际上通用的芯片边界扫描结构及其测试访问端口规范。图1内部扫描电路图图2边界扫描设计的结构示意图(4)内建自测试(BIST)是指在设计中集成测试发生电路，在一定的条件下自动启动且产生测试数据，在内部检测电路故障。他减少了测试对ATE的依赖性，可以为高速电路提供在电路工作时钟频率下的测试，又称为全速测试(at—speedtesting)，是节省芯片测试时间和测试成本的有效手段Ⅲ。目前BIST框架几乎被所有的存储器测试和部分逻辑电路测试所采用。2测试向量自动生成技术测试向量自动生成(AutomaticTest—Patternc；ene~‘a—tion，APTG)是可测试性设计(DFT)的核心，因为生成测试向量的质量好坏直接关系到测试成本的高低。他本质上是确定最小的一组激励向量，他们能覆盖由所采用的故障模拟模型定义的故障H。其中，ATPG工具针对固定型(stuck—at)故障模型、跳变故障模型、路径延时故障模型、IDDQ模型生成高质量的测试向量的同时，还利用生成的测试向量进行故障仿真和测试覆盖率计算。在运行测试向量自动生成工具之前，要为工具创造计算机工作环境，准备好用来分析的设计描述及其工具，最后由ATPG工具生成的向量要满足预期的目标。最主要流程就是：ATPG工具依据设计描述网表生成向量，也就是ATPG流程。图3所示为测试向量生成流程：(1)确定所使用的故障模型，并依标准列出所要测试1】8的故障清单。(2)找出故障观测点，即前向跟踪，从故障点到观测点。(3)确立激励故障的逻辑值，即后向跟踪，从故障点到可控制点。(4)向量生成，即利用应用数据，预期数据和掩膜数据生成向量数据(AScII或二进制格式，或者其他工业标准格式，如veI’ilog，wGL，STIL等)。(5)故障模拟，包括确定所选故障是否被检测到，判定非法情形(例如在线网上加入了不同的逻辑值)等。(6)去除故障清单中已检测出的故障，以减少ATPG的工作量。最后送到第一步继续，直到故障清单为空或某种测试条件满足0。。图3ATPG流程3无线接入芯片的可测性设计无线接入芯片管脚和逻辑门较多、实现的功能较复杂，该芯片对测试和验证的要求也较高，验证的精确度是决定整个设计功能是否正确的关键。因此，对该芯片进行可测试性设计显得非常必要。针对这种情况，本文提出了无线接入芯片的一种可测试性设计实现方案。3.1硬件结构无线接人芯片基于RIS(：CPU的IP核设计的。整个系统由RIS(：CPU核协调控制，实现基于IEEE802.15.4协议的无线接入网络。其中，RISC：CPU是精简指令集CPu，其时序控制信号形成部件是用硬布线逻辑实现。无线接入网络的各节点的软件硬件设备完全相同，特点在于低速率和低功耗，网络的拓朴结构采用多级的树状拓扑。系统设计硬件框图如图4所示。主要模块功能简要说明：(1)RIS(：CPUCore实现系统的核心控制，协调系统其他硬件模块的工作；同时，通过软件的方式，实现无线接入网络的自物理链路层以上的协议栈。