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正文摘录:

《现代电子技术》2006年第24期总第239期》电子技术应用司(2)AES‘Enm’yptModl】1e采用AES加密算法，对传输的数据进行加密或解密。(3)wireleeMacIntei’face模块实现无线接入协议的物理层及MAC层部分的功能，用于RSI(：CPU与外接射频芯片CcllOO通信。图4硬件结构图(4)BusBrige把RISCl[；PIJ的’Pei’ipher‘alBus转接为Wishbone总线协议。用于扩展基于wishbone：总线的IP核。如以太网控制器。(5)PeripheralBUS外围设备总线，用于实现.RSI(：CPU与外围设备的通信。外围设备主要为Timer(计数器模块)、中断控制模块、I。C模块、，SPI模块、AES加密模块及UART(RS232串口模块)。3.2设计方案流程基于对可测试性设计技术和ATPG技术的深入理解，结合RIS(：CPLJ结构及各模块功能，本文提出了该芯片的可测试性设计以及测试向量自动生成实现方案。流程如图5所示。实现过程如下：(1)测试性设计综合主要包括加入扫描链，进行扫描设计规则验证，并估算测试覆盖率。使用软件平台为DFTCompileI‘。输入文件为接入芯片的源代码(vhdl语言，RTL级)，smic0.25工艺库文件，输出文件为综合好的门级网表文件(ver’ilog格式)，标准测试界面语言文件(StandardTestInterfaceLan—guagc!，STIL)，即为测试协议文件(spf格式)。其中测试协议文件主要描述了扫描链，时钟引脚名，被约束端口的定义以及扫描使能程序等。(2)测试向量自动生成使用软件为TetramaxATPG。输入为由DFTC送出的门级网表文件和测试协议文件，以及要进行向量生成的模拟库。输出的数据包括用于仿真的激励数据，用于对被测模型进行初始化的控制数据以及通过参考模型用于对比的参考输出数据。(3)将激励数据和控制数据作为输入送入芯片，得到模拟输出数据。(4)数据比较测试向量比较器通过被测芯片的引脚直接获得模拟输出数据，同时读取姗的参考模型输出数据，通过对两路数据进行比较实现对被测芯片逻辑功能错误的检查和定位。图5设计实现流程图3.3扫描链的生成进行可测试性综合时，在设计规则检查期间电路自动生成测试模式(test—mode)输入口，该口可将电路置为测试使能。加入扫描链的过程是把原时序单元替换成可扫描的时序元件的过程。在设计中可以看到，在无线接入芯片时序单元中加入了扫描链，由于该芯片是分模块的设计，因此在测试向量自动生成时采用了部分扫描和全扫描测试结合的方法，这样会达到较高的覆盖率。如果在电路使用了内部置位／清零信号，就会使这些元件状态确定比较困难因而不可测，因此设计中要尽量避免这种情况。本接入芯片采用同步设计，使用了一个全局复位信号(re—set)，但是部分电路有内部置位／清零。根据DFT的要求，重新修改RTL代码，使设计满足可测性规划。3.4测试向量生成结果最后生成故障报告如图6所示。TEST＞reOonsummariesUncollapsedfaullsummaryReponF8ultclasscode蝌hults一一一一一一一一一一一一一一一一一一一一一…一deIe眦。dDT83358P0sstblydetectedPT314uncletectableUD986ATPGuntenableAU3156N0t(1ete~edND201T01alrauIts88015Temcoverage9832％PanteDSunn埘Report#ime“alpaHems1593图6故障报告图(下转第122页)119